Vorteile der Verwendung von Azure NetApp Files für die elektronische Entwurfsautomatisierung

Die Markteinführungszeit (Time-to-Market, TTM) ist ein wichtiger Aspekt für die Halbleiter- und Chip-Designbranche. Die Branche benötigt bei Speichern hohe Bandbreiten und niedrige Wartezeiten. In diesem Artikel wir die Lösung erläutert, die Azure NetApp Files bereitstellt, um die Anforderungen der Branche zu erfüllen. Er präsentiert Testszenarien, in denen ein Standard-Branchenbenchmark für die elektronische Entwurfsautomatisierung (Electronic Design Automation, EDA) mithilfe von Azure NetApp Files ausgeführt wird.

Testszenariokonfigurationen

Die Tests umfassen drei Szenarien mit den folgenden Konfigurationen.

Szenario Volumes Clients
SLES15 D16s_v3
Einen 1 1
Zwei 6 24
drei 12 24

Im ersten Szenario wird behandelt, bis zu welcher Grenze ein Volume verwendet werden kann.

Im zweiten und dritten Szenario werden die Grenzwerte eines einzelnen Azure NetApp Files-Endpunkts bewertet. Diese Szenarien untersuchen die potenziellen Vorteile von E/A-Obergrenzen und -Wartezeiten.

Testszenarioergebnisse

In der folgenden Tabelle werden die Ergebnisse der Testszenarien zusammengefasst.

Szenario E/A-Rate
bei 2 ms
E/A-Rate
an der Belastungsgrenze
Durchsatz
bei 2 ms
Durchsatz
an der Belastungsgrenze
1 Volume 39.601 49.502 692 MiB/s 866 MiB/s
6 Volumes 255.613 317.000 4\.577 MiB/s 5\.568 MiB/s
12 Volumes 256.612 319.196 4\.577 MiB/s 5\.709 MiB/s

Das Szenario mit einem einzelnen Volume stellt die grundlegende Anwendungskonfiguration dar. Es ist das Baselineszenario für nachfolgende Testszenarien.

Das Szenario mit sechs Volumes zeigt einen linearen Anstieg (600 %). relativ zur Workload bei einem einzelnen Volume. Der Zugriff auf alle Volumes innerhalb eines einzelnen virtuellen Netzwerks erfolgt über eine einzige IP-Adresse.

Das Szenario mit 12 Volumes zeigt eine allgemeine Abnahme der Wartezeit im Vergleich zum Szenario mit sechs Volumes. Es verfügt aber über keinen entsprechenden Anstieg beim erreichbaren Durchsatz.

Das folgende Diagramm veranschaulicht die Wartezeit und Betriebsrate für die EDA-Workload bei Azure NetApp Files.

Latency and operations rate for the EDA workload on Azure NetApp Files

Das folgende Diagramm veranschaulicht die Wartezeit und den Durchsatz für die EDA-Workload bei Azure NetApp Files.

Latency and throughput for the EDA workload on Azure NetApp Files

Layout der Testszenarien

In der folgenden Tabelle wird das Layout der Testszenarien zusammengefasst.

Testszenario Gesamtzahl der Verzeichnisse Gesamtanzahl de Dateien
1 Volume 88.000 880.000
6 Volumes 568.000 5\.680.000
12 Volumes 568.000 5\.680.000

Die gesamte Workload ist eine Mischung aus gleichzeitig ausgeführten funktionalen und physischen Phasen. Sie stellt einen typischen Fluss von einem Satz von EDA-Tools zu einem anderen dar.

Die funktionale Phase besteht aus anfänglichen Spezifikationen und einem logischen Design. Die physische Phase findet statt, wenn das logische Design in einen physischen Chip umgewandelt wird. Während der Abschluss- und Tape-Out-Phasen werden abschließende Tests vorgenommen, und das Design wird an einen Hersteller (Foundry) zur Fertigung übermittelt.

Die funktionale Phase umfasst eine Mischung aus sequenziellen und zufälligen Lese- und Schreib-E/As. Die funktionale Phase ist metadatenintensiv, wie „file stat“- und „file access“-Aufrufe. Metadatenvorgänge besitzen quasi keine Größe. Lese- und Schreibvorgänge liegen zwischen weniger als 1.000 und 16.000. Die meisten Lesevorgänge liegen zwischen 4.000 und 16.000. Die meisten Schreibvorgänge liegen bei 4.000 oder weniger. Die physische Phase besteht vollständig aus sequenziellen Lese-und Schreibvorgängen mit einer Mischung aus Vorgangsgrößen von 32 K und 64 K.

In den obigen Diagrammen ergibt sich der größte Teil des Durchsatzes aus der sequenziellen physischen Phase des Workloads. Die E/As ergeben sich aus der kleinen zufälligen und metadatenintensiven funktionalen Phase. Beide Phasen werden parallel ausgeführt.

Hieraus folgt, dass Sie Azure Compute mit Azure NetApp Files für das EDA-Design kombinieren können, um eine skalierbare Bandbreite zu erhalten.

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