estructura PCI_X_CAPABILITY (wdm.h)
La estructura de PCI_X_CAPABILITY informa del contenido del comando y los registros de estado de un dispositivo que es compatible con el anexo PCI-X a la especificación del bus local pci.
Sintaxis
typedef struct {
PCI_CAPABILITIES_HEADER Header;
union {
struct {
USHORT DataParityErrorRecoveryEnable : 1;
USHORT EnableRelaxedOrdering : 1;
USHORT MaxMemoryReadByteCount : 2;
USHORT MaxOutstandingSplitTransactions : 3;
USHORT Reserved : 9;
} bits;
USHORT AsUSHORT;
} Command;
union {
struct {
ULONG FunctionNumber : 3;
ULONG DeviceNumber : 5;
ULONG BusNumber : 8;
ULONG Device64Bit : 1;
ULONG Capable133MHz : 1;
ULONG SplitCompletionDiscarded : 1;
ULONG UnexpectedSplitCompletion : 1;
ULONG DeviceComplexity : 1;
ULONG DesignedMaxMemoryReadByteCount : 2;
ULONG DesignedMaxOutstandingSplitTransactions : 3;
ULONG DesignedMaxCumulativeReadSize : 3;
ULONG ReceivedSplitCompletionErrorMessage : 1;
ULONG CapablePCIX266 : 1;
ULONG CapablePCIX533 : 1;
} bits;
ULONG AsULONG;
} Status;
} PCI_X_CAPABILITY, *PPCI_X_CAPABILITY;
Miembros
Header
Contiene una estructura de tipo PCI_CAPABILITIES_HEADER que identifica la funcionalidad y proporciona un vínculo a la siguiente descripción de la funcionalidad.
Command
Define la unión de comandos .
Command.bits
Define la estructura de bits .
Command.bits.DataParityErrorRecoveryEnable
Indica que el bit de recuperación de errores de paridad de datos se establece en el registro de comandos del dispositivo y el dispositivo intentará recuperarse de los errores de paridad de datos. Para obtener más información sobre la importancia del valor en el bit de recuperación de errores de paridad, consulte especificación de bus local pci.
Command.bits.EnableRelaxedOrdering
Indica que el bit habilitar el orden relajado se establece en el registro de comandos del dispositivo. Esto deja libre al dispositivo para adoptar una directiva de ordenación de transacciones más relajada. Para obtener más información sobre cómo este bit afecta el orden de las transacciones, consulte especificación de bus local PCI.
Command.bits.MaxMemoryReadByteCount
Informa del número máximo de bytes, registrado en el registro de comandos, que el dispositivo usa al iniciar un comando de lectura de memoria de ráfaga. Para obtener más información sobre cómo este bit afecta a los comandos de lectura, consulte especificación de bus local PCI.
Command.bits.MaxOutstandingSplitTransactions
Informa del número máximo de transacciones divididas, registradas en el registro de comandos, que el dispositivo puede iniciar de forma asincrónica. Para obtener más información sobre cómo este valor afecta a las transacciones divididas, consulte especificación de bus local PCI.
Command.bits.Reserved
Reservado para uso futuro.
Command.AsUSHORT
Informa de los datos del registro de comandos del dispositivo en forma de entero largo sin signo.
Status
Define la unión status .
Status.bits
Define la estructura de bits .
Status.bits.FunctionNumber
Indica el valor del campo número de función de una dirección de una transacción de configuración de tipo 0. Para obtener más información sobre el significado de este número, consulte especificación de bus local PCI.
Status.bits.DeviceNumber
Indica el valor del campo número de dispositivo de la dirección de una transacción de configuración de tipo 0. Para obtener más información sobre el significado de este número, consulte especificación de bus local PCI.
Status.bits.BusNumber
Indica el número del segmento de bus en el que se encuentra el dispositivo. Para obtener más información sobre el significado de este número, consulte especificación de bus local PCI.
Status.bits.Device64Bit
Indica cuándo 1 el bus tiene 64 bits de ancho. Cuando 0 el bus tiene 32 bits de ancho. Para obtener más información sobre el significado del dispositivo del registro de estado de 64 bits, consulte la especificación de bus local pci.
Status.bits.Capable133MHz
Indica cuándo 1 que la frecuencia de funcionamiento máxima del dispositivo es de 133 MHz. Indica cuándo 0 la frecuencia de funcionamiento máxima del dispositivo es de 66 MHz. Para obtener más información sobre el significado del bit compatible con el registro de estado de 133 Mhz, consulte la especificación de bus local PCI.
Status.bits.SplitCompletionDiscarded
Indica cuándo 1 que el dispositivo descartó una transacción de finalización dividida porque el solicitante la rechazó. Un valor de 0 indica que el dispositivo no ha descartado ninguna transacción de finalización dividida, ya que el bit descartado de finalización dividida del registro de estado se despejó por última vez. Para obtener más información sobre el bit descartado de finalización dividida del registro de estado, consulte especificación de bus local pci.
Status.bits.UnexpectedSplitCompletion
Indica cuándo 1 el dispositivo ha recibido una transacción de finalización dividida con el identificador del solicitante del dispositivo. Indica cuándo 0 el dispositivo no ha recibido este tipo de transacción. Para obtener más información sobre el significado del bit de finalización inesperada de división del registro de estado, consulte la especificación de bus local pci.
Status.bits.DeviceComplexity
Indica cuándo 1 es un dispositivo de puente. Cuando 0 el dispositivo no es un dispositivo de puente. Para obtener más información sobre el significado del bit de complejidad del dispositivo del registro de estado, consulte especificación de bus local pci.
Status.bits.DesignedMaxMemoryReadByteCount
Informa del número máximo de bytes, definido en el registro de estado, que usa el dispositivo cuando inicia una secuencia de lectura. Para obtener más información sobre el significado de este valor, consulte especificación de bus local PCI.
Status.bits.DesignedMaxOutstandingSplitTransactions
Notifica el número máximo de transacciones divididas, definidas en el registro de estado, que el dispositivo puede permitir en cualquier momento. Para obtener más información sobre el significado de este valor, consulte especificación de bus local PCI.
Status.bits.DesignedMaxCumulativeReadSize
Informa del número máximo de transacciones de lectura de memoria de ráfaga, definidas en el registro de estado, que el dispositivo permite en cualquier momento. Para obtener más información sobre este valor, consulte especificación de bus local pci.
Status.bits.ReceivedSplitCompletionErrorMessage
Indica cuándo 1 el dispositivo ha recibido un mensaje de error de finalización dividida. Indica cuándo 0 el dispositivo no ha recibido un mensaje de error de finalización dividida.
Status.bits.CapablePCIX266
Define el miembro de ULONGCapablePCIX266.
Status.bits.CapablePCIX533
Define el miembro de ULONGCapablePCIX533.
Status.AsULONG
Informa de los datos del registro de estado del dispositivo en forma de entero largo sin signo.
Requisitos
| Requisito | Value |
|---|---|
| Cliente mínimo compatible | Windows 10 |
| Encabezado | wdm.h (incluya Wdm.h, Miniport.h) |